[VHDL编程] 68K_ebiu

说明：It contains a vhdl descr iption of the external bus interface unit for 68000 processor. currently only read and write cycle are supported
<Pankaj> 在 2025-04-05 上传 | 大小：3kb | 下载：0

[VHDL编程] master_verilogHDL

说明：< 精通VerilogHDL IC设计核心技术实例详解>>一书的附录源代码。-< < Proficient in core technology VerilogHDL IC design examples explain> > Appendix 1 of the book source code.
<李德胜> 在 2025-04-05 上传 | 大小：509kb | 下载：0

[VHDL编程] AlteraSDR-SDRAM

说明：Altera 官方提供的SDRAM控制器,verilog的-SDRAM controller provided by Altera in Verilog HDL
<machenghai> 在 2025-04-05 上传 | 大小：792kb | 下载：0

[VHDL编程] daout-Sine-wave

说明：正弦波的vhdl输出，使用VHDL编写的，已经通过调试-Sine wave output of the VHDL, the use of VHDL prepared already through debugging
<zhang> 在 2025-04-05 上传 | 大小：572kb | 下载：0

[VHDL编程] ARM7_core

说明：ARM7内核,vhdl源码形式，不可多的的好东西。-ARM7 core, vhdl source code form, not the many good things.
<guodelei> 在 2025-04-05 上传 | 大小：69kb | 下载：0

[VHDL编程] sata_device_model

说明：sata_device_model,对做硬盘控制器的朋友有帮助-sata_device_model, to make the hard disk controller has a friend help
<磊> 在 2025-04-05 上传 | 大小：16.61mb | 下载：0

[VHDL编程] 32-bit_multiplier_model

说明：32-bit_multiplier_model程序，可以直接拿来使用-32-bit_multiplier_model procedures, can be directly used to use
<磊> 在 2025-04-05 上传 | 大小：2kb | 下载：0

[VHDL编程] sin

说明：用Verilog语言在FPGA内实现一256个采样点的正弦波，已尝试，挺好用的-Verilog language used in the FPGA to achieve one of the 256 sampling points sine wave, I have already tried it, very useful~ ~ ~
<> 在 2025-04-05 上传 | 大小：102kb | 下载：0

[VHDL编程] ddr2sdram_spartan3s700an.tar

说明：It is a first time code being developed to designers who want to get your DDR2 SDRAM on-board in Spartan 3AN Starter Kit - Diligent fully working.-It is a first time code being developed to designers who want to get your
<under> 在 2025-04-05 上传 | 大小：1.42mb | 下载：0

[VHDL编程] modelsim_ddr2sdram_spartan3s700an.tar

说明：Modelsim DDR2 SDRAM files
<under> 在 2025-04-05 上传 | 大小：274kb | 下载：0

[VHDL编程] divisor_ITA_VHDL.tar

说明：Divisor do Tipo com restaura莽茫o sequencial
<under> 在 2025-04-05 上传 | 大小：38kb | 下载：0

[VHDL编程] key

说明：键扫描 处理程序 verilog 使用时钟为50Hz // 低电平为按下,高电平为断开 // 输出状态,1为键入,0为无键-Key scanning process using the clock for Verilog 50Hz// low level for the press, high for the disconnect// output state, one for the type, 0 for no ke
<王亮> 在 2025-04-05 上传 | 大小：1kb | 下载：0