[VHDL编程] step_on

说明：利用程序实现态机控制步进电机，先分析步进电机的最小步，再去实现。-Using application state machine control stepping motor, first analysis the smallest step of step motor, and to achieve them. Using SRAM_ program implementation
<王森林> 在 2025-01-27 上传 | 大小：71kb | 下载：0

[VHDL编程] ADC_TLC54

说明：利用程序实现ADC_TLC549采样，数模转换功能的实现，已调试-Using program ADC_TLC549 sampling, digital to analog conversion function implementation, have been debug
<王森林> 在 2025-01-27 上传 | 大小：486kb | 下载：0

[VHDL编程] 2

说明：Computer hardware curriculum design, use QUARTUS II completed the experiment.
<1> 在 2025-01-27 上传 | 大小：318kb | 下载：0

[VHDL编程] MIPS-CPU

说明：完整的32位MIPS处理器工程，拥有整个工程和doc文件说明-Full 32-bit MIPS processor works with the entire project and doc file descr iption
<何鎏> 在 2025-01-27 上传 | 大小：1.79mb | 下载：0

[VHDL编程] UART3

说明：基于verilog语言编写的串口通信程序-verilog
<小杨19900415> 在 2025-01-27 上传 | 大小：1.08mb | 下载：0

[VHDL编程] multiply_verilog

说明：几个常用的乘法器的verilog实现，包括普通乘法器，时序乘法器，行波乘法器-Several commonly used multiplier verilog achieve, including ordinary multiplier, multiplier timing, traveling wave multiplier, etc.
<杜洵> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] UART_FIFO

说明：用VHDL语言实现内置FIFO的UART，并做时序仿真和功能仿真确定正确与否。-Implement a built in FIFO UART using VHDL language, and do functional simulation and timing simulation to determine correct.
<zk> 在 2025-01-27 上传 | 大小：1.98mb | 下载：0

[VHDL编程] carry_skip_adder_verilog

说明：行波加法器能对两个n位数的各位同时进行加法运算的装置,可由n个一位加法器(全加器)并联而。本程序是它的verilog实现-Line wave and instruments capable of two n-digit device you carry adder, while the n by an adder (full adder) in parallel while. This program is to achieve its
<杜洵> 在 2025-01-27 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C_verilog_bus

说明：I2C总线是一种非常常用的串行总线，它操作简便，占用接口少。本程序介绍操作一个I2C总线接口的EEPROM AT24C02 的方法，使用户了解I2C总线协议和读写方法。-I2C bus is a very common serial bus, it is simple to operate, take up less interface. This procedure describes the method of operatio
<杜洵> 在 2025-01-27 上传 | 大小：4kb | 下载：0

[VHDL编程] FIFO

说明：用VHDL语言实现一种异步FIFO，并做时序仿真和功能仿真检验正确性。-Achieve an asynchronous FIFO using VHDL language, and do functional simulation and timing simulation test accuracy.
<zk> 在 2025-01-27 上传 | 大小：493kb | 下载：0

[VHDL编程] conv_encode

说明：本设计是一个基于FPGA的咬尾卷积码编码器设计，要求使用verilog语言编写编码器模块，通过编译和综合，并通过matlab和modelsim仿真对比验证设计结果。-The design is an FPGA-based tail-biting convolutional code encoder design requires the use verilog language encoder module, through compi
<郭婷> 在 2025-01-27 上传 | 大小：18.69mb | 下载：0

[VHDL编程] fpgahdl_xilinx-edk.tar

说明：xilinx zynq 7000 FPGA demo-xilinx zynq 7000 FPGA demo
<xujin2002ji> 在 2025-01-27 上传 | 大小：15.85mb | 下载：0