[VHDL编程] uart_txd_rxd.zip

说明：将接收到的并行数据转换成串行数据来传输。消息帧从一个低位起始位开始，后面是5~8个数据位，一个可用的奇偶位和一个或几个高位停止位。接收器发现开始位时它就知道数据准备发送,Converting the received parallel data into serial data to transmit. The message fr a me from a low start bit is followed by 5 to 8 data
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[VHDL编程] RS232C_Verilog.rar

说明：rs232c 的verilog hdl 源码，验证可用，利于大的系统集成。,The codes of verilog hdl for RS232C, its useful characteristic can be integrated in a big system.
<huangbin> 在 2025-02-09 上传 | 大小：10kb | 下载：0

[VHDL编程] RS232C_vhdl.rar

说明：RS232C标准的VDDL源码实现，经测试可用，其便于集成到大的系统之中。,The codes of VHDL for RS232C, its useful characteristic can be integrated in a big system.
<huangbin> 在 2025-02-09 上传 | 大小：105kb | 下载：0

[VHDL编程] shift

说明：“双向”指的是加1还是减1操作，可以用语句 if dir=’1’ then … else实现； “异步清零”指的是只要reset为高电平，立即清零，而不需要等待时钟脉冲（计数脉冲）到来； “同步时钟使能”是指当enable有效时还不能立即把内部输出值加载到锁存器的数据端，而是需要等到下一个时钟，在时钟信号的控制下再相应。 -" Two-way" means plus or minus 1 operation
<shuang> 在 2025-02-09 上传 | 大小：232kb | 下载：0

[VHDL编程] first

说明：3-8译码器：输入变量为三个A,B,C，输出变量有8个，即Y0~Y7。 G1,G2A,G2B为选通输入，仅当G1=1, G2A=0, G2B=0时，译码器能够正确输出，否则，译码器输出无效，Y0~Y7均为高电平“11111111”。 -The 3-8 decoder: input variables for the three A, B, C, the output variables are eight, i.e. the Y
<shuang> 在 2025-02-09 上传 | 大小：189kb | 下载：0

[VHDL编程] ASSIGNMENT3

说明：Implementation of risc processor program in verilog coding.-Implementation of risc processor program in verilog coding.
<poo> 在 2025-02-09 上传 | 大小：116kb | 下载：0

[VHDL编程] CBPFPGA

说明：很好的FPGA学习资料,不要错过，xilinx学习经典-it is good to study the FPGA
<liuhai> 在 2025-02-09 上传 | 大小：1.3mb | 下载：0

[VHDL编程] ulpiereport.tar

说明：开源的ULPI IP核，可用于USB3300芯片的开发-openSource ULPI IP core which could be used for USB3300 chip development
<wyzg> 在 2025-02-09 上传 | 大小：4.22mb | 下载：0

[VHDL编程] Debussy-learning

说明：Debussy仿真软件使用方法及配套的实例代码。很详细的介绍了Debussy软件的使用方法，结合Modelsim来使用-Debussy simulation software use and supporting examples of code. Very detailed descr iption of the use of Debussy software, combined with Modelsim to use
<wyzg> 在 2025-02-09 上传 | 大小：1.26mb | 下载：0

[VHDL编程] qsys_design

说明：altera Qsys使用说明，陪了一个简单的例子，供参考-the altera Qsys Instructions accompany a simple example, for reference
<wyzg> 在 2025-02-09 上传 | 大小：442kb | 下载：0

[VHDL编程] anolog_conversion.rar

说明：analog to digital data conversion using vhdl,analog to digital data conversion using vhdl
<sakthivel.p> 在 2025-02-09 上传 | 大小：2kb | 下载：0

[VHDL编程] priority_data_encoder_vhd.zip

说明：priority data encoder,priority data encoder
<sakthivel.p> 在 2025-02-09 上传 | 大小：1kb | 下载：0