[VHDL编程] VHDLCookbook

说明：The purpose of this booklet is to give you a quick introduction to VHDL. This is done by informally describing the facilities provided by the language, and using examples to illustrate them. This booklet does not f
<suresh> 在 2025-01-31 上传 | 大小：233kb | 下载：0

[VHDL编程] VHDLVolneiAPedroni

说明：This book deals with the VHDL programming with synthesible examples...good for begineers
<suresh> 在 2025-01-31 上传 | 大小：4.82mb | 下载：0

[VHDL编程] VHDLDouglasLPerry

说明：this VHDL Ebook for beginers-this is VHDL Ebook for beginers
<suresh> 在 2025-01-31 上传 | 大小：1.77mb | 下载：0

[VHDL编程] kp_lcd

说明：This is Keypad and LCD interface C code Tested on Sparton 3 xilinx FPGA.
<bhagwan> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] kp_uart

说明：This UART and LCD interface C code Tested on Sparton 3 xilinx FPGA.-This is UART and LCD interface C code Tested on Sparton 3 xilinx FPGA.
<bhagwan> 在 2025-01-31 上传 | 大小：3kb | 下载：0

[VHDL编程] uart_receiver

说明：This UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.-This is UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.
<bhagwan> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_transmitter

说明：This UART Transmitter interface C code Tested on Sparton 3 xilinx FPGA.-This is UART Transmitter interface C code Tested on Sparton 3 xilinx FPGA.
<bhagwan> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[VHDL编程] ideacore1

说明：This is IDEA encryption Algorithm. Tested on Sparton 3 xilinx FPGA.
<bhagwan> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] iamgod

说明：this a very nice vhdl program for making shit and stuff... plz write back if any trouble with it-this is a very nice vhdl program for making shit and stuff... plz write back if any trouble with it..
<lort17> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] 23-10111

说明：a simple serial to parallel converter using XILLINX and VHDL (the number of the project represents the binary code used by the converter e.g 23- 10111)
<theo> 在 2025-01-31 上传 | 大小：338kb | 下载：0

[VHDL编程] PLL

说明：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequen
<许伟> 在 2025-01-31 上传 | 大小：124kb | 下载：0

[VHDL编程] jpegVerilog

说明：FPGA实现jpeg Verilog源代码-FPGA realization of jpeg Verilog source code
<许伟> 在 2025-01-31 上传 | 大小：102kb | 下载：0