[VHDL编程] digital_clock

说明：实现嵌入式系统的秒表计时，时间显示和闹钟功能-Implementation of embedded systems stopwatch timer, time display and alarm clock function
<土山> 在 2025-01-23 上传 | 大小：53kb | 下载：0

[VHDL编程] top

说明：RS232串行通信，采用VHDL编程，由波特率发生器，接收器和发送器构成-RS232 serial communication using VHDL programming, by the baud rate generator, receiver and transmitter constitute
<幸运> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] timer

说明：淺顯易懂的學習verilog程式基礎範例以時鐘為示範-Learn easy to understand the basic Verilog code for an example of a clock model
<劉季泓> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] io_lvds

说明：xilinx LVDS接口程序,xilinx LVDS接口程序-xilinx LVDS interface program,xilinx LVDS interface program
<s> 在 2025-01-23 上传 | 大小：122kb | 下载：0

[VHDL编程] UART_SUCCESS

说明：实现FPGA和上位机的串口通信，里面由波特率发生器，移位寄存器，计数器，detecter,switch,switch_bus等功能块综合而成。-FPGA implementation and the host computer' s serial communication, which by the baud rate generator, shift register, counters, detecter, switch,
<zhn> 在 2025-01-23 上传 | 大小：1.77mb | 下载：0

[VHDL编程] Disturb

说明： 适用于初学者的一个m序列扰、解码器-Apply to beginners as a sequence of interference m, the decoder
<张晓勃> 在 2025-01-23 上传 | 大小：185kb | 下载：0

[VHDL编程] zy

说明：这是一个vhdl的例子 ，可以实现密码锁-This is a VHDL example, you can achieve it locks work
<光芒电子> 在 2025-01-23 上传 | 大小：47kb | 下载：0

[VHDL编程] ff_mul

说明：伽勒华域乘法器用于RS编码中，用verilogHDL语言实现-Galle Hua domain multiplier for RS encoding, the implementation language used verilogHDL
<dahai> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC_INTERFACE

说明：it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit. -it is a verilog code written for MAX1886 ADC interin modelsim simulator and
<yasir ateeq> 在 2025-01-23 上传 | 大小：6kb | 下载：0

[VHDL编程] digital_watch_FPGA

说明：
<yasir ateeq> 在 2025-01-23 上传 | 大小：2kb | 下载：0

[VHDL编程] FIFO

说明：it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].you can use this code in any DSP project in which da
<yasir ateeq> 在 2025-01-23 上传 | 大小：31kb | 下载：0

[VHDL编程] traffic_controller

说明：it is a verilog code written for traffic light controller will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].it is a state machine based code.-it is a verilog code writt
<yasir ateeq> 在 2025-01-23 上传 | 大小：34kb | 下载：0