[VHDL编程] polar2rect_VHDL

说明：是codic算法实现atan的virilog程序，模块结构如下：Core Structure: sc_corproc.vhd->p2r_cordic.vhd->p2r_cordicpipe.vhd-Atan is the codic algorithm virilog procedures, module is structured as follows: Core Structure: sc_corproc.vhd->
<张堃> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] vhdl

说明：基于VHDL的POC编写与实现 实现三次握手-VHDL-based preparation and implementation of the POC to achieve three-way handshake
<郭红> 在 2025-01-21 上传 | 大小：293kb | 下载：0

[VHDL编程] tAtan2Cordic

说明：是codic算法实现atan的C程序，包括定点和浮点程序，已经通过验证。-Atan is codic algorithm of C procedures, including fixed-point and floating-point procedures, has been validated.
<张堃> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] tSinCordic

说明：是codic算法实现Sin的浮点C程序，包括定点和浮点程序，已经通过验证.-Sin is codic floating-point algorithm C procedures, including fixed-point and floating-point procedures, has been validated.
<张堃> 在 2025-01-21 上传 | 大小：5kb | 下载：0

[VHDL编程] butterworth_iir_verilog

说明：基于butterworth的iir滤波器的verilog代码，已经通过测试。-err
<张堃> 在 2025-01-21 上传 | 大小：10kb | 下载：1

[VHDL编程] xapp336_8b10b

说明：8b10b reference design
<凌峰> 在 2025-01-21 上传 | 大小：74kb | 下载：0

[VHDL编程] xapp391_8b10b

说明：8b10b design reference
<凌峰> 在 2025-01-21 上传 | 大小：74kb | 下载：0

[VHDL编程] vhdl4

说明：数字密码锁： 1.系统具有预置的初始密码“00000001”。 2.输入密码与预存密码相同时，开锁成功，显示绿灯，否则开锁失败，显示红灯。 3.具有修改密码功能。修改密码时，先开锁，开锁成功才可以修改。 4.系统同时具有关锁功能。关锁后，显示红灯。 5.密码由拔码开关表示，开锁由按键表示。 6具有一个复位按键。按键后，回到初始状态。 -The number of locks: 1. System has pr
<宫逢源> 在 2025-01-21 上传 | 大小：246kb | 下载：0

[VHDL编程] newDPLLdesign

说明：使用VHDL语言进行数字锁相环的设计，pdf格式，可以打开-The use of VHDL language design of digital phase-locked loop, pdf format, you can open
<国家> 在 2025-01-21 上传 | 大小：544kb | 下载：0

[VHDL编程] NewWayOfDPLLdesign

说明：使用VHDL语言进行设计DPLL（数字锁相环）的相关文件-The use of VHDL language design DPLL (digital phase-locked loop) of the relevant documents
<国家> 在 2025-01-21 上传 | 大小：218kb | 下载：0

[VHDL编程] DPLL2

说明：全数字锁相环电路的研制，使用的是VHDL语言 -All-digital phase-locked loop circuit development, using the VHDL language
<国家> 在 2025-01-21 上传 | 大小：211kb | 下载：0

[VHDL编程] DPLL(VHDL)

说明：使用VHDL语言进行的数字锁相环的设计，里面有相关的文件，可以使用MUX+PLUS打开-The use of VHDL language of digital phase-locked loop design, there are relevant documents, you can use MUX+ PLUS Open
<国家> 在 2025-01-21 上传 | 大小：13kb | 下载：0