[VHDL编程] vote5

说明：基于quartusII 软件设计的五人表决电路实例，运用vhdl语言描述-Software design based quartusII five voting circuit examples, using vhdl language descr iption
<很重要> 在 2025-02-02 上传 | 大小：4.06mb | 下载：0

[VHDL编程] ca_code

说明：nco的产生原理的相关代码；软件无线电、直接数据频 率合成器（DDS，Direct digital synthesizer）、快速傅立叶变换（FFT，Fast Fourier Transform） 等的重要组成部分，同时也是决定其性能的主要因素之一，用于产生可控的正弦波或余弦波。随着芯片集成度的提高、在信号 处理、数字通信领域、调制解调、变频调速、制导控制、电力电子等方面得到越来越广泛的应用-nco the generation pri
<李毅> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] fdiv

说明：基于quartusII实现1 HZ分频，vhdl语言描述，可实现对1hz的34556分频-Based quartusII achieve 1 HZ divider, vhdl language descr iption can be realized on the 34556 1hz divide
<很重要> 在 2025-02-02 上传 | 大小：16.12mb | 下载：0

[VHDL编程] NIOSII-MP3

说明：NIOSII,关于MP3的源代码,用SOPC+NIOSII平台开发的,可以运行,代码详细.大家放心使用.-FPGA NIOSII MP3
<gyj> 在 2025-02-02 上传 | 大小：1.52mb | 下载：0

[VHDL编程] sdr_sdram_controller

说明：使用verilog和VHDL实现 sdram_controller，代码清晰，测试过可以使用。-sdram_controller verilog vhdl
<gyj> 在 2025-02-02 上传 | 大小：2.26mb | 下载：0

[VHDL编程] advanced_boot_copier

说明：ALTERA的FPGA多映像启动代码，可以解决FPGA多核烧写及启动问题，注释很详细。-The multi-image ALTERA FPGA startup code, multicore programming and FPGA can solve the problem started, very detailed notes.
<谭松清> 在 2025-02-02 上传 | 大小：11kb | 下载：0

[VHDL编程] UART

说明： 串口收发程序,-Serial transceiver
<wangw> 在 2025-02-02 上传 | 大小：3kb | 下载：0

[VHDL编程] a2_1

说明：2选一选择器，可以选择通过还是不通过，从两个中间选一个。-2 Select a selector, you can choose or not to pass through from the two intermediate choose one.
<Trank> 在 2025-02-02 上传 | 大小：446kb | 下载：0

[VHDL编程] AD9850-dds

说明：AD9850 DDS 驱动程序 下载值单片机即可使用-AD9850 DDS chip driver download value can be used
<kangxiaorong> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] shumaguan

说明：基于FPGA，使用verilog语言模块设计实现数码管计数-Based on FPGA, using verilog language module design and implementation of digital tube count
<wang> 在 2025-02-02 上传 | 大小：273kb | 下载：0

[VHDL编程] elevator_v2

说明：用verilog语言描述的模拟单电梯的运行过程。方向优先原则。(1)每层电梯入口处设有上下请求按钮（一楼只有上请求，6楼只有下请求），电梯内设有顾客到达层次的停站请求开关。 (2)电梯入口处设有电梯当前所处楼层指示装置及电梯运行模式(上升或下降)指示装置。 (3)电梯每2秒升(降)一层楼。 (4)电梯到达有停站请求的楼层，经过1秒电梯门打开，开门指示灯亮，开门3秒后，电梯进入关门中状态，提示乘客可以按下延迟关门按键，此时指
<饶全成> 在 2025-02-02 上传 | 大小：3.04mb | 下载：0

[VHDL编程] num_clock

说明：基于DE0实验板开发的verilog数字钟程序。实现了12/24小时制切换；闹钟；整点报时等功能。-Based on experimental board development DE0 verilog digital clock procedures. To achieve a 12/24 hour switch alarm clock whole point timekeeping function.
<饶全成> 在 2025-02-02 上传 | 大小：2.91mb | 下载：0