[VHDL编程] cpu

说明：一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。-A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.
<姜涛> 在 2025-04-22 上传 | 大小：910kb | 下载：0

[VHDL编程] Example-4-16

说明：串并转换建模 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现-Modeling serial data stream and convert the realization of string and convert many
<林立> 在 2025-04-22 上传 | 大小：17kb | 下载：0

[VHDL编程] Example-4-8

说明：always模块的敏感表为电平敏感信号的组合逻辑电路 这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。在always模块中可以使用if…else…、case、 for循环等各种RTL关键字结构 assign等语句描述的组合逻辑电路 这种形式的组合逻辑电路适用于
<林立> 在 2025-04-22 上传 | 大小：41kb | 下载：0

[VHDL编程] rs_encoder

说明：this the code for rs_encoder in verilog-this is the code for rs_encoder in verilog
<Muhammad Kamran> 在 2025-04-22 上传 | 大小：37kb | 下载：0

[VHDL编程] decoder

说明：this the code for decoder in verilog-this is the code for decoder in verilog
<Muhammad Kamran> 在 2025-04-22 上传 | 大小：217kb | 下载：0

[VHDL编程] traffic-light

说明：一个交通控制灯的设计，用于十字路口，有倒计时功能，Verilog语言编写，Quratus II编译通过。-The design of a traffic control light for the intersection, a countdown function, Verilog language, Quratus II compile.
<姜涛> 在 2025-04-22 上传 | 大小：540kb | 下载：0

[VHDL编程] Example-6-1

说明：写好状态机 1.Example-6-1\FSM\state1目录下为一段式FSM描述方法源码 2.Example-6-1\FSM\state2目录下为两段式FSM描述方法源码 3.Example-6-1\FSM\state3目录下为三段式FSM描述方法源码 4.Example-6-1\FSM\ state_default目录下为添加了default默认状态的源码 使用FSM Viewer分析有限状态机 1.
<林立> 在 2025-04-22 上传 | 大小：72kb | 下载：0

[VHDL编程] Example-5-8

说明：香农扩展运算 香农扩展即布尔逻辑扩展，是卡诺逻辑化简的反向运算。香农扩展相当于逻辑复制，提高频率；而卡诺逻辑化简相当于资源共享，节约面积-Extended Operations Shannon Shannon expansion of Boolean logic or extension, is simply the reverse Carnot logical operations. Shannon expansion is eq
<林立> 在 2025-04-22 上传 | 大小：39kb | 下载：0

[VHDL编程] shifter

说明：有算术移位和逻辑移位，循环移位功能的移位寄存器，Verilog语言编写，Quratus II编译通过。-With arithmetic shift and logical shift, rotate functions shift register, Verilog language, Quratus II compile.
<姜涛> 在 2025-04-22 上传 | 大小：292kb | 下载：0

[VHDL编程] Counter

说明：用Verilog语言实现的74*163计数器，Quratus II编译通过-Verilog language with 74* 163 counters, Quratus II compiled by
<姜涛> 在 2025-04-22 上传 | 大小：275kb | 下载：0

[VHDL编程] Register

说明：
<姜涛> 在 2025-04-22 上传 | 大小：932kb | 下载：0

[VHDL编程] uart

说明：verilog编写的uart发送和接收的源代码。简单易懂。-verilog uart prepared to send and receive the source code. Straightforward.
<luoqv> 在 2025-04-22 上传 | 大小：468kb | 下载：0