[VHDL编程] shzzh

说明：这是在FPGA上实现的数字钟功能，用VERILOG语言编程，已功过编译，仿真验证-This is the FPGA to achieve the digital clock function with verilog programming language, compiler has merits and demerits. Simulation
<吴乔红> 在 2024-11-16 上传 | 大小：62kb | 下载：0

[VHDL编程] cchq

说明：用嵌入式阵列（EAB）单元设计一个8×8的只读存储器（ROM），用来实现两个四位二进制数的相乘功能-With embedded array (EAB) units to design a 8 × 8 read-only memory (ROM), used to achieve two of four multiplied by the number of binary features
<吴乔红> 在 2024-11-16 上传 | 大小：4kb | 下载：0

[VHDL编程] RiscCpu

说明：用verilog编写的risc mcu -verilog prepared with the risc mcu
<谢迪> 在 2024-11-16 上传 | 大小：9kb | 下载：0

[VHDL编程] FIFO_BEFORE

说明：是基于fpga的FIFO乒乓操作，后面是与SDRAM接口的，这样主要方便sdram的刷新-fpga is based on the FIFO Table Tennis operation, and is behind SDRAM interface, This major update to the convenience sdram
<eva> 在 2024-11-16 上传 | 大小：207kb | 下载：0

[VHDL编程] ModelSim.SE.v6.0a_keygen

说明：ModelSim分析设计教程\ModelSim.SE.v6.0许可生成器，生成license文件-ModelSim Analysis and Design Guide \ ModelSim.SE.v6.0 permission generator , document generation license
<袁汇> 在 2024-11-16 上传 | 大小：215kb | 下载：0

[VHDL编程] fro

说明：vhdl例子 -vhdl example vhdl example vhdl example
<> 在 2024-11-16 上传 | 大小：3.17mb | 下载：0

[VHDL编程] codeclock

说明：数字锁的功能：设置一个８位密码，只有密码正确方可执行，密码错误则输出警报信号，可以设置密码存储在寄存器中．-lock function : to set up an eight passwords that only the correct password can not be implemented, Password is false alarm output signal can set passwords were store
<wangweiwei> 在 2024-11-16 上传 | 大小：3kb | 下载：0

[VHDL编程] 6FloorLift

说明：设计一个6层电梯控制器。电梯控制器是按照乘客的要求自动上、下的装置。 1、每层电梯入口处设置上下请求开关，电梯内设有顾客到达层次的停站请求开关。 2、设有电梯所处位置指示装置以及电梯运行模式（上升或者下降）指示装置。 3、电梯每秒升降一层楼。 4、电梯到达有停站请求的楼层，经过1秒电梯门打开，开门4秒后，电梯门关闭（开门指示灯灭），电梯继续运行，直至执行完最后一个请求信号后停留在当前层。 5、电梯能记忆电梯内外所有请
<zheng> 在 2024-11-16 上传 | 大小：2kb | 下载：0

[VHDL编程] ScanKb

说明：共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 15 23 24 PC6 16 25 -total anodic bonding keyboard scanning procedures PC5 PC4 PC3 advection The
<zheng> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] my_fifo_vhdl

说明：XILINX的FPGA实现的双口ram源码，可作为dsp\SDRAM和pci桥接作用，可直接使用，实际工程通过。-XILINX FPGA Implementation of the dual-port ram source, as dsp \ SDRAM and pci bridge, and can be used directly, through practical projects.
<朱效志> 在 2024-11-16 上传 | 大小：19kb | 下载：0

[VHDL编程] clock24

说明：
<liujl> 在 2024-11-16 上传 | 大小：346kb | 下载：0

[VHDL编程] fir2

说明：Verilog 编写的fir滤波器，可以实现fir滤波器的功能-Verilog prepared by the fir filter can achieve fir filter function
<宋南> 在 2024-11-16 上传 | 大小：12kb | 下载：0