[VHDL编程] ADC_16bit

说明：用verilog硬件描述语言编写的16位数模转换器的源代码，可以综合-with verilog hardware descr iption language of 16 Digital to Analog source code can be integrated
<awp> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] my_ip_core

说明：在quartusII下用verilog语言自己写的IP核，对FPGA开发初学者有帮助的。-in quartusII verilog using their own language to write the IP core, FPGA development beginners to help.
<刘海> 在 2025-01-10 上传 | 大小：50kb | 下载：0

[VHDL编程] DE2Project_restored

说明：2006nios嵌入式系统电子设计大赛时用过的完整工程。-2006nios Embedded System Electronic Design Competition used when the integrity of the project.
<耿丽> 在 2025-01-10 上传 | 大小：5.71mb | 下载：0

[VHDL编程] 1_061115131201

说明：数字边沿鉴相器 verilog源程序 -figures for 2500 phase-2500 verilog source digital phase detector verilog source
<mingming> 在 2025-01-10 上传 | 大小：9kb | 下载：0

[VHDL编程] shejiVerilogExample

说明：Verilog 程序例子 王金明：《Verilog HDL程序设计教程》程序例子，带说明。 -Verilog procedures guo examples : "Verilog HDL Design Guide" procedures example, take note.
<mingming> 在 2025-01-10 上传 | 大小：157kb | 下载：0

[VHDL编程] verilogshejiMiLeJIEMAQI

说明：用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。
<mingming> 在 2025-01-10 上传 | 大小：207kb | 下载：0

[VHDL编程] clockdesign

说明：基于SMART-I实验平台的时钟电路设计与实现，利用vhdl编程进行仿真，并且下载实现，功能正确-based on SMART- I platform clock circuit design and implementation vhdl use simulation program, and download realization function correctly
<刘素珍> 在 2025-01-10 上传 | 大小：301kb | 下载：0

[VHDL编程] ModelSim_foundation

说明：用实际例子介绍了仿真软件modelsim的基本使用方法，适用于初学者-with practical examples of simulation software modelsim use of the basic method applied to beginners
<刘素珍> 在 2025-01-10 上传 | 大小：94kb | 下载：0

[VHDL编程] NAND01GR3B_VH1

说明：
<chen> 在 2025-01-10 上传 | 大小：129kb | 下载：0

[VHDL编程] ddr_cntl_a_withtb

说明：arm控制FPGA的DDR测试代码，共享一下-arm control FPGA DDR test code sharing what
<yourname> 在 2025-01-10 上传 | 大小：2.27mb | 下载：0

[VHDL编程] 4bitadd

说明：4位全加器原码，包括仿真码和4位计数器码。-four full adder original code, including the simulation code and four counter code.
<> 在 2025-01-10 上传 | 大小：3kb | 下载：0

[VHDL编程] xuhuanjiucuo

说明：循环纠错码译码器VHDL代码。通信方面FPGA设计基础代码。-cycle error correction decoder VHDL code. Communications FPGA design code base.
<> 在 2025-01-10 上传 | 大小：3kb | 下载：0