[VHDL编程] jtag_uart

说明：jtag_uart实现FPGA内部和计算机之间的通信，实时监控方便-jtag_uart achieve FPGA communication between the internal and the computer, real-time monitoring convenience
<王晓杰> 在 2025-02-28 上传 | 大小：3.21mb | 下载：0

[VHDL编程] key_xiaodou

说明：本例中用状态机实现了消抖电路： 端口描述：clk 输入检测时钟；reset 复位信号；din 原始按键信号输入； dout 去抖动输出信号。-In this case the state machine used to achieve the elimination shake circuit: Ports Descr iption: clk input test clock reset reset signal din ori
<hughxue> 在 2025-02-28 上传 | 大小：1kb | 下载：0

[VHDL编程] codeb_generator5

说明：B码的产生 使用B码进行校时 用来产生B码 以及B码的格式 说明-B generated code when using the B codes school code used to generate B and B code format descr iption
<zhc> 在 2025-02-28 上传 | 大小：332kb | 下载：0

[VHDL编程] quick_fft_1024_8

说明：快速傅里叶变换FFT，绝对经典，速度极快，仅仅只有12us，市面上绝无仅有，自己写的，无私奉献出来，希望大家好好利用，好好学习-Fast forious transform,very very very quickly,only 12us,download,no doubt
<文仔> 在 2025-02-28 上传 | 大小：12kb | 下载：0

[VHDL编程] kuaisufuliyebianhuan_fft_lunwen

说明：快速傅里叶变换FFT论文及有关的源程序代码，值得一下，不下实在是浪费了，我找了很久才找到的，有些是一些大牛的毕业论文全文-FFT，VERILOG，some article about FFT and some codes of FFT
<文仔> 在 2025-02-28 上传 | 大小：4.49mb | 下载：0

[VHDL编程] src

说明：altera 的 fpga 中 fir实现示例，vhdl源码-fpga implementation of fir sample
<ioo> 在 2025-02-28 上传 | 大小：1.45mb | 下载：0

[VHDL编程] jpegencode

说明：compress image to jipec
<Tai tuong> 在 2025-02-28 上传 | 大小：175kb | 下载：0

[VHDL编程] lcd_test

说明：Xilinx Spartan-3E实验板上基于verilog控制lcd屏幕A到Z反复轮转显示。-Xilinx Spartan-3E verilog based test control board lcd screen A to Z repeated rotary display.
<陈海凯> 在 2025-02-28 上传 | 大小：976kb | 下载：0

[VHDL编程] Two_port_RAMa

说明：Mactel公司的TWO PORT RAM的详细使用指南，通过具体的实例，解释的特别清楚，对于使用actel公司的fpga芯片来说帮助很大！-TWO PORT RAM Mactel' s detailed user guide, through specific examples to explain the particularly clear, for use actel fpga chip company is very h
<蓝一> 在 2025-02-28 上传 | 大小：215kb | 下载：0

[VHDL编程] Digital_Filter

说明：Digital Filter, Verilog
<rick> 在 2025-02-28 上传 | 大小：241kb | 下载：0

[VHDL编程] Clock_multipliers

说明：Clock_multipliers, verilog
<rick> 在 2025-02-28 上传 | 大小：39kb | 下载：0

[VHDL编程] Counter24VHDL

说明：用VHDL语言实现24进制计数，具有清零、控制使能作用。-VHDL language with the binary count of 24, with clear control in enabled.
<Successan> 在 2025-02-28 上传 | 大小：1kb | 下载：0