[VHDL编程] verilog-som

说明：拿verilog编写的som(自适应神经网络算法)，用于障碍物检测，基于FPGA可综合实验，已经在altera的cylcone上实现-Canal verilog prepared som (adaptive neural network algorithm) for obstacle detection. Based on FPGA synthesis experiments, in altera achieve the cylcone
<刘索山> 在 2025-01-09 上传 | 大小：5kb | 下载：0

[VHDL编程] uart-verilog-vhdl

说明：拿verilog和vhdl编写的串口通信代码(可综合)-with vhdl and verilog prepared by the serial communication code (synthesis)
<刘索山> 在 2025-01-09 上传 | 大小：288kb | 下载：0

[VHDL编程] clk_div2n

说明：这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。-This is the VHDL language parameters can be directly installed 2n times the clock dividers, when exercising not reading VHDL s
<谢光华> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNT_10

说明：VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding outpu
<sky> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNT_4qiduan

说明：VHDL源代码.设计一个模为4的计数器，并在实验箱上用七段数码管显示结果-VHDL source code. Design a scale of four counters, and the experimental box used in paragraph 107 of Digital Display Results
<sky> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] renyizhengshufenpingdeVHDLdaima

说明：本文件是实现任意整数分频的VHDL代码,愿与大家分享!-this document is arbitrary integer frequency VHDL code, and is willing to share with you!
<少华> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGAExpressVHDLReferenceManual

说明：FPGA Express VHDL Reference Manual,对学习VHDL的人来说很好-Express FPGA VHDL Reference Manual, VHDL to study the good people!
<少华> 在 2025-01-09 上传 | 大小：600kb | 下载：0

[VHDL编程] dds-design

说明： * DEscr iptION: DDS design BY PLD DEVICES. * * AUTHOR: Sun Yu * * HISTORY: 12/06/2002 *-* DEscr iptION : DDS BY PLD design Online.** AUTHOR : Sun Yu** HISTORY : 12/06/2002*
<魏杰> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] DSPuva16

说明： * DEscr iptION: DDS design BY PLD DEVICES. * * AUTHOR: Sun Yu * * HISTORY: 12/06/2002 *-* DEscr iptION : DDS BY PLD design Online.** AUTHOR : Sun Yu** HISTORY : 12/06/2002*
<魏杰> 在 2025-01-09 上传 | 大小：15kb | 下载：0

[VHDL编程] PCB(Cadence)

说明： * DEscr iptION: DDS design BY PLD DEVICES. * * AUTHOR: Sun Yu * * HISTORY: 12/06/2002 *-* DEscr iptION : DDS BY PLD design Online.** AUTHOR : Sun Yu** HISTORY : 12/06/2002*
<魏杰> 在 2025-01-09 上传 | 大小：457kb | 下载：0

[VHDL编程] timers.pspice

说明：PSpice model for 555 timer
<Fan Rui> 在 2025-01-09 上传 | 大小：2kb | 下载：0

[VHDL编程] lifang_VHDL

说明：该代码是实现函数的立方源代码，用VHDL写的，在软件上已经用过了-code is the function of the cube source code, written in VHDL, the software has been used on the
<yuxyoo> 在 2025-01-09 上传 | 大小：1kb | 下载：0