[VHDL编程] vhdl_example

说明：一些vhdl的简单例子。直接解压，不用密码。-instantiate some simple examples. Direct unpack, without a password.
<计量> 在 2024-12-29 上传 | 大小：15kb | 下载：0

[VHDL编程] Exp6-VGA

说明：通过UART从PC主机读取图片数据，并完成图片在VGA显示器上的显示-through UART from the host PC to read image data, and complete picture of the VGA display on the show
<萧飒> 在 2024-12-29 上传 | 大小：666kb | 下载：0

[VHDL编程] FTCTRL

说明：四位十进制频率计的顶层控制模块，用于生成测频需要的复位及控制信号-four decimal frequency of top-level control modules, used to generate the required frequency measurement and control signals reset
<萧飒> 在 2024-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] FourBitsCounter

说明：四进制计数器模块，使用VHDL语言编写，在ISE8.1中经过测试的模型-quaternary counter module, the use of VHDL language, in which ISE8.1 tested model
<萧飒> 在 2024-12-29 上传 | 大小：429kb | 下载：0

[VHDL编程] FullAdder

说明：四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过-family of four VHDL modules, has been tested on ISE8.1 through
<萧飒> 在 2024-12-29 上传 | 大小：13kb | 下载：0

[VHDL编程] Exp4-Clock

说明：数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms-digital timer, the use of VHDL development, the use of digital control, the precision of the ms
<萧飒> 在 2024-12-29 上传 | 大小：790kb | 下载：0

[VHDL编程] 5555

说明：微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。 2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。 3、 定时器电路：负责完成烹调过程中的时间递减计数和数据译码供给七段数码显示，同时还可以提供烹调完成时间的状态信号供控制状态机产生完成信号。 -microwave timer IC design a control state machine : state of the st
<吴倩> 在 2024-12-29 上传 | 大小：299kb | 下载：0

[VHDL编程] USBXilinx

说明：实现了串行通信接口的全部功能，符合RS-232-C标准的完整UART模块源代码，中文注解，清晰易懂，经过严格仿真测试，绝对好用。-a serial communication interface of all functions, with RS-232-C standard UART modules complete source code, Chinese notes, lucid, after a rigorous simulat
<张海> 在 2024-12-29 上传 | 大小：452kb | 下载：0

[VHDL编程] good_CPU

说明：本代码是在modelsim下运行的模拟8×8位的CPU，执行程度，对深入理解CPU设计和运行原理具有重要意义- This code is simulation 8脳8 position CPU which moves under modelsim, carries out the degree, to thoroughly understood the CPU design and the movement principle ha
<许明> 在 2024-12-29 上传 | 大小：20kb | 下载：0

[VHDL编程] wbm

说明：用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.-algorithm using the symbols multiplier, HDL-piece quantities. it is not necessary for the company's paid Multiplier ip core.
<蒋雯丽> 在 2024-12-29 上传 | 大小：2kb | 下载：0

[VHDL编程] frame_decode_and_encode

说明：一个用Verilog编写的编帧、解帧及码速匹配的程序，相当经典-Verilog prepared with a series of fr a mes, fr a mes and solutions yards speed matching procedures, rather classic!
<李全> 在 2024-12-29 上传 | 大小：3kb | 下载：0

[VHDL编程] DE2_TV

说明：一个模拟视频输入转VGA视频输出的Verilog程序，视频解码芯片采用ADV7181B，VGA DAC采用ADV7123，强力推荐-an analog video input to VGA video output Verilog procedures, Video decoder chip used ADV7181B, VGA DAC used ADV7123, strongly recommended!
<李全> 在 2024-12-29 上传 | 大小：26kb | 下载：0