[VHDL编程] IFCtrl.v

说明：dlx design的if模块，instruction fetch，stage 1-dlx design of if module, instruction fetch, stage 1
<Jeff> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] 3jiekaihuanDAFIR

说明：采用开环DA的FIR滤波器，可以提高滤波器的速度，此程序为3个系数，4位输入的DA FIR滤波器的开环形式。-Open-loop DNA FIR filter, can improve the speed of the filter, the procedure for the three coefficients, open-ring form four inputs DA FIR filter.
<yang> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] iir_pipe

说明：此程序应用了流水线技术来实现IIR滤波器，它是由一个非递归部分和一个具有延迟为2和系数为9/16的递归部分构成。-The procedure applied to the pipeline techniques to achieve an IIR filter, which consists of a non-recursive portion and having a delay of 2 and a coefficient of t
<yang> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] duoxiangchouqu

说明：该程序采用多相分解方式实现的抽取器滤波器，该抽取器的运行速度要比向下采样器的通常FIR滤波器的速度快R倍。-The program uses polyphase decomposition way to achieve the decimation filter, the speed of the extractor runs faster than the down sampler of the FIR filter is gener
<yang> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] sinclvboqi

说明：该程序实现了sinc滤波器的分数延迟速率变换器，其中R = 0.75.-The program implements a sinc filter fractional delay rate converter, where R = 0.75.
<yang> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] farrow

说明：该程序实现多项式分数延迟（farrow）的设计。-The program polynomial fractional delay (farrow) design.
<yang> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[DSP编程] SinglePhasePLL_v1.1

说明：本代码是单相正弦电压锁相环程序，用于根据单相正弦电压生成其相位角度信息，包括：正交处理、坐标变换、PI运算、积分运算、取模运算等步骤。-This code is a single-phase sinusoidal voltages phase-locked loop program for generating the phase angle information based on single-phase sinusoidal vo
<李逍遥> 在 2025-01-11 上传 | 大小：1kb | 下载：1

[VHDL编程] DDS

说明：dds测试程序，例化了DDS可以发出频率和相位可控的正弦波形-dds test program, for example, can issue of the DDS frequency and phase controlled sinusoidal
<ggww> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[其他嵌入式/单片机内容] main

说明：Ejemplo de una comunicacion Modbus en CCS pic. Modbus en modo RTU.
<toto> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] 1

说明：ARM 例程\1 ARM例程\STM32例程\彩屏 资料-ARM routines \ 1 ARM routines \ STM32 routine \ color routine \ color information
<siyuan> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] pararel-8-bit-adder-verilog

说明：implementation of 8bit adder with pararel computation. It s use S/P converter and P/S converter. The code is written in verilog language
<appolo> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[微处理器(ARM/PowerPC等)] traffic

说明：交通灯点亮及计时程序，主频为50M赫兹，计时频率为1秒-Traffic lights and timing procedures, clocked at 50M Hz clock frequency of 1 second
<杨伟光> 在 2025-01-11 上传 | 大小：1kb | 下载：0