说明:用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。
-With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and <釉雪Dreamer> 在 2025-01-23 上传
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说明:这是个基于dds的正弦波发生器的程序,用vhdl语言编写, 希望对大家有用。 -This is a sine wave generator based on dds program, using vhdl language, want to be useful. <杜维轩> 在 2025-01-23 上传
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