[DSP编程] SEEDVPM642_eeprom_v3.3

说明：这是测试SEED-VPM642上的RTC与EPPROM的测试程序。-This is a test SEED-VPM642 the RTC and EPPROM testing procedures.
<peter> 在 2024-09-28 上传 | 大小：470016 | 下载：0

[嵌入式/单片机编程] ledt

说明：嵌入式系统下开发应用程序，测试led灯的亮灭-Embedded system application development, testing led bright lights out
<zxl> 在 2024-09-28 上传 | 大小：2048 | 下载：0

[VHDL编程] cla4

说明：verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位-verilog code4-bit carry look-ahead adderoutput [3:0
<沙嗲> 在 2024-09-28 上传 | 大小：1024 | 下载：0

[VHDL编程] crack-81

说明：最新QuartusII8.1的补丁，安装它的破解器，可以获得长期使用权-QuartusII8.1 the latest patch, install it to break, and access to long-term use rights
<zxl> 在 2024-09-28 上传 | 大小：14336 | 下载：0

[单片机(51,AVR,MSP430等)] 4X6jianpan

说明：自家困难看，LCD的显示和键盘的控制。可能有点笑纹体 -Its difficult to see, LCD display and keyboard control. May be a bit笑纹body
<long3390> 在 2024-09-28 上传 | 大小：6144 | 下载：0

[DSP编程] SEEDVPM642_loop2_v3.3

说明：这是测试SEED-VPM642系统中第1通路的图像显示（U21）的程序。-This is a test SEED-VPM642 system No. 1 pathway image display (U21) procedures.
<peter> 在 2024-09-28 上传 | 大小：492544 | 下载：0

[VHDL编程] cla16

说明：verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0 -verilog code16-bit carry look-ahead a
<沙嗲> 在 2024-09-28 上传 | 大小：2048 | 下载：0

[DSP编程] SEEDVPM642_net_v3.3

说明：SEED-VPM642的以太网接口的测试。主要是测试EMAC 与MDIO 的配置及使用，以及如何设置一个PHY设备和CSL 库中关于网络接口部分程序的应用。在此测试过程中，采用自闭环的方式完成的。-SEED-VPM642 Ethernet interface testing. Mainly EMAC and MDIO test configuration and use, and how to set up a PHY devices
<peter> 在 2024-09-28 上传 | 大小：631808 | 下载：0

[DSP编程] Complexiondetect

说明：这是SEED-VPM642的肤色检测程序。 在视频显示任务的循环中，程序首先将视频数据从输入缓冲区读入自己开设的临时图像处理缓冲区，再在临时图像处理缓冲区上进行处理，处理后的数据再输出到输出缓冲区。 本程序还对肤色范围进行了判断计算，并将肤色区域用方框标出。-This is a SEED-VPM642 skin testing procedures. Video display tasks in the cycle, the p
<peter> 在 2024-09-28 上传 | 大小：367616 | 下载：0

[微处理器(ARM/PowerPC等)] SPI

说明：两片AT91SAM7S64间的串行通信，可以是8位或是16位，里面包含主从机的代码。-AT91SAM7S64 between two serial communication, it can be 8 or 16, which contains the main code from the machine.
<陆地> 在 2024-09-28 上传 | 大小：98304 | 下载：0

[VHDL编程] array_multiplier

说明：verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y -verilog codearray_multiplieroutput [7:0] product input [3:0] wire_x input [3:0] wire_y
<沙嗲> 在 2024-09-28 上传 | 大小：2048 | 下载：0

[VHDL编程] SRT

说明：verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder -verilog coderadix-2 SRT dividerinput [7:0] Dividend input [3:0] Divisor output [4:0]
<沙嗲> 在 2024-09-28 上传 | 大小：2048 | 下载：0