[VHDL编程] run_led

说明：黑金FPGA开发板配套跑马灯例程，希望和相关朋友分享-Black Gold Marquee FPGA development board supporting routines, and hope to share relevant friends
<张哲> 在 2025-01-31 上传 | 大小：3.08mb | 下载：0

[单片机(51,AVR,MSP430等)] projects4.0

说明：基于51单片机（STC12C5A60S2）实现对水泵的控制程序-Based on 51 MCU (STC12C5A60S2) to achieve the pump control program
<张哲> 在 2025-01-31 上传 | 大小：1.89mb | 下载：0

[嵌入式/单片机编程] ov7725config

说明：ov7725config bg-ov7725 config
<> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[嵌入式Linux] TX2440A

说明：TX2440开发板的各种手册，如linux2.6.31移植、madplay音乐播放器移植手册、Qtopia4.2.4手机平台移植手册等-TX2440board Data sheet
<DanielCao> 在 2025-01-31 上传 | 大小：935kb | 下载：0

[单片机(51,AVR,MSP430等)] yejing

说明：猴子液晶图形显示源代码编辑器与c语言基于msp430g2553单片机12864液晶显示器(LCD-Liquid crystal graphic display source code monkey editor with c language based on msp430g2553 MCU 12864 liquid crystal display (LCD)
<邱伟> 在 2025-01-31 上传 | 大小：42kb | 下载：0

[VHDL编程] DDS

说明：DDS同 DSP（数字信号处理）一样，是一项关键的数字化技术。DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。-DDS with DSP (digital signal processing), is a key digital technolog
<jodyql> 在 2025-01-31 上传 | 大小：686kb | 下载：0

[VHDL编程] asyn_fifo

说明： 本文同步FIFO为TPRAM（两端口RAM，一读一写）。有详细verilog 程序以及说明-FIFO divided by clock domain can be divided into synchronous and asynchronous FIFO FIFO, FIFO read and write only one clock synchronous, asynchronous FIFO read and write
<jodyql> 在 2025-01-31 上传 | 大小：635kb | 下载：0

[VHDL编程] mpi

说明：MPI接口就是CPU和逻辑之间通信的一个接口，一般使用总线方式，总线一般有两种标准，一种是MOTO模式，另外一种是intel模式。本资料包含verilog程序以及说明-MPI interface is an interface for communication between the CPU and logic, the general way of using the bus, the bus there are two stand
<jodyql> 在 2025-01-31 上传 | 大小：120kb | 下载：0

[其他嵌入式/单片机内容] MorseTranslation

说明：Arduino(cpp), morse code on arduino platform.
<Pudner7> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] DIFF

说明：DIFF是比较两个数中相同的数字，然后输出一个相同的个数为5bit，输出vld标志。包含程序及说明-DIFF comparing two numbers is the same number, and an identical number of outputs 5bit, output vld flag. Contains the procedures and instructions
<jodyql> 在 2025-01-31 上传 | 大小：363kb | 下载：0

[VHDL编程] flow_proc

说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。此程序就是verilog的实现 -In the pipeline structure is complex logic case, through the sub-stack, the complex logic into a plurality of blocks of a re
<jodyql> 在 2025-01-31 上传 | 大小：224kb | 下载：0

[Windows CE] Clock_Src

说明：Transparent Digital Clock
<Son,hyunggwan> 在 2025-01-31 上传 | 大小：12kb | 下载：0