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[其他小程序] OpenGL_Examples
说明:OpenGL example souce codes<Graphics Lab> 在 2024-11-20 上传 | 大小:1.27mb | 下载:0
[其他小程序] Example-s1-1
说明:面积和速度的互换是FPGA/CPLD设计的一个重要思想。从理论上讲,一个设计如果时序余量较大,所能运行的频率远远高于设计要求,那么就能通过功能模块复用减少整个设计消耗的芯片面积,这就是用速度的优势换面积的节约;反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那么一般可以通过将数据流串并转换,并行复制多个操作模块,对整个设计采取“乒乓操作”和“串并转换”的思想进行处理,在芯片输出模块处再对数据进行“并串转换”。从宏观上看,整个芯<zhuchaoyong> 在 2024-11-20 上传 | 大小:231kb | 下载:0
[其他小程序] Example-s2-1
说明:1.将随书所附光盘中的【Example-s2-1】目录拷贝到本地硬盘中 2.产生DQS模块 3.产生DQ模块 4.产生PLL模块 5.拷贝以上步骤生成的文件到子目录【Project】中 6.打开子目录【Project】中的DataPath.qpf工程,设计顶层模块 编译并查看编译结果-1. The accompanying CD-ROM with the book [Example-s2-1] catalog c<zhuchaoyong> 在 2024-11-20 上传 | 大小:28kb | 下载:0
[其他小程序] Example-s2-2
说明:1.打开子目录【Project】中的Diff_io_top工程 2.产生lvds_rx模块 3.产生lvds_tx模块 4.指定管脚电平以及片内匹配 编译设计并查看编译结果-1. Open the subdirectory [Project] in Diff_io_top project 2. produce lvds_rx module 3. The module generates lvds_tx 4.<zhuchaoyong> 在 2024-11-20 上传 | 大小:290kb | 下载:0
[其他小程序] Example-s3-1
说明:1.打开工程文件 2.打开LogicLock窗口,创建新区域 3.将data_buffer模块适配新建buffer_lock区域中 4.检查区域类型 5.关闭Optimize I/O选项 6.编译设计 7.反标注节点位置 8.观察Floorplan 输出LogicLock反标注信息-1. Open the project file 2. Open LogicLock window, create a<zhuchaoyong> 在 2024-11-20 上传 | 大小:2.44mb | 下载:0
[其他小程序] Example-s5-1
说明: “\Example-s5-1\des” 目录下为设计工程,其设计输入采用Synplify预先编译好的.vqm网表 “\Example-s5-1\source”目录下为设计的源代码,这里只给出了Verilog语言实例,仅供读者参考 “\Example-s5-1\source \area_opt”目录下为面积优化的代码 “\Example-s5-1\source \<zhuchaoyong> 在 2024-11-20 上传 | 大小:124kb | 下载:0
[其他小程序] Example-s6-1
说明:1.完成一个Tcl的脚本,用来建立一个新工程 2.指定源文件,并执行分析和综合 3.执行I/O分配检查 4.使用Tcl更改I/O位置约束,重新作I/O检查 指定时序要求,对设计布局布线,并执行时序分析-1. Complete a Tcl scr ipt, used to create a new project 2. Specify the source file, and perform analysis and<zhuchaoyong> 在 2024-11-20 上传 | 大小:55kb | 下载:0
[其他小程序] matrixProjection
说明:OPenGL 坐标变换实例,貌似是韩国人做的,很不错,对理解各个矩阵很有帮助-A sample with openGL, about the matrix<李龙> 在 2024-11-20 上传 | 大小:118kb | 下载:0