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[其它] Example-3-1
说明:该程序是用quartus II作为开发工具,用verilog语言编写,实现全加器功能的实例。对初学者很有意义<xyq> 在 2008-10-13 上传 | 大小:887 | 下载:0
[其它] Example-4-1
说明:程序补充说明:对于时序逻辑,即always模块的敏感表为沿敏感信号(多为时钟或复位的正沿或负沿),统一使用非阻塞赋值“<=”<xyq> 在 2008-10-13 上传 | 大小:17604 | 下载:0
[其它] reg_counter
说明:程序补充说明:时钟输入:在每个时钟的正沿或负沿对数据进行处理。时钟的正沿有效还是负沿有效,是由always敏感表中的posedge或negedge决定的<xyq> 在 2008-10-13 上传 | 大小:20650 | 下载:0