[其他数据库] acc_excel

说明：asp+access转化成表格execl并参与打印，有源码，可运等-asp+access-> execl
<lxy> 在 2024-09-28 上传 | 大小：144384 | 下载：0

[其他数据库] MLR

说明：多元线性回归算法，能将多个线性的物质之间的变量和自变量之间建立相关度高的线性回归方程。-Multiple linear regression algorithm, can the variables and between multiple linear material to set up linear regression equation with high correlation between independent vari
<penghaigen> 在 2024-09-28 上传 | 大小：25600 | 下载：0

[其他数据库] SPLBASE

说明：多元线性回归算法，能将多个线性的物质之间的变量和自变量之间建立相关度高的线性回归方程。-Multiple linear regression algorithm, can the variables and between multiple linear material to set up linear regression equation with high correlation between independent vari
<penghaigen> 在 2024-09-28 上传 | 大小：1024 | 下载：0

[汇编语言] asm_doc

说明：汇编语言的使用和编程技术。汇编语言(第2版)王爽著_课后实验报告详解-asm ling
<lxy> 在 2024-09-28 上传 | 大小：1268736 | 下载：0

[VHDL编程] ReactionTimer

说明：Reaction Timer verilog code, can be downloaded on texas NEXYS2 or NEXYS3 board to test the reaction time by pressing the buttons.
<WPI> 在 2024-09-28 上传 | 大小：3072 | 下载：0

[其他小程序] yiyuywangye

说明：结合易语言正则表达式支持库取网页文本。 易语言例程源码属于易语言进阶教程。 -Combined with easy language to take regular expressions support library web page text. Easy language source code routines are easy language Advanced Tutorial
<fing> 在 2024-09-28 上传 | 大小：49152 | 下载：0

[VHDL编程] FIFO

说明：This a simple example of FIFO(first in and first out) module written in verilog code-This is a simple example of FIFO (first in and first out) module written in verilog code
<WPI> 在 2024-09-28 上传 | 大小：10240 | 下载：0

[VHDL编程] PNgenerator

说明：This is a simple example of PNgenerator which use the clock signal inside the NEXYS3 board.This is basically a 8-bit PN number added by 256. The initial value cannot be all zeroes.
<WPI> 在 2024-09-28 上传 | 大小：9216 | 下载：0

[VHDL编程] Binary_to_BCD_Converter

说明：This is a binary to BCD convert designed by using the “shift and add-3 algorithm”. The verilog code of basic cell add-3 is also included in this file.
<WPI> 在 2024-09-28 上传 | 大小：9216 | 下载：0

[教育/学校应用] calculadorafesc

说明：calculadora windows phone 7
<zealotin> 在 2024-09-28 上传 | 大小：82944 | 下载：0

[VHDL编程] StopWatch

说明：This a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.-This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.
<WPI> 在 2024-09-28 上传 | 大小：10240 | 下载：0

[Linux/Unix编程] manager

说明：WINDOWS下使用QT creator设计的一款汽车价格管理系统，可实现汽车价格以及销售情况-Use QT creator designed a car under WINDOWS price management system, enabling car prices and sales
<张民> 在 2024-09-28 上传 | 大小：12288 | 下载：0