[VHDL编程] uart

说明：This Verilog file is a desription of an UART, which is a piece of computer hardware that translates data between parallel and serial forms.
<Balazs Jozsa> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] cam

说明：This Verilog desription shows an example for a Content Adressable Memory (CAM)
<balloo> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[Windows编程] SYSDIRS

说明：System Directory Commponnet
<myjoker> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[通讯/手机编程] SimulationSoftwareRadio

说明：Simulation and Software radio book examples and figures regeneration
<Esam> 在 2025-01-09 上传 | 大小：89kb | 下载：0

[VHDL编程] syn_fifo

说明：A Verilog descr iption of a synchronous FIFO memory circuit
<balloo> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[.net编程] ShoppingCartOpenSourceBinaryV2

说明：E shop with sources,E shop with sources-E shop with sources E shop with sources
<Davis> 在 2025-01-09 上传 | 大小：4.03mb | 下载：0

[系统编程] NOD32KILLER

说明：NOD32杀手,直接关闭NOD32，进程和服务！-NOD32 killer, direct closure of NOD32, processes and services!
<liuyang> 在 2025-01-09 上传 | 大小：4kb | 下载：0

[其他小程序] flood.tar

说明：a c program to Synflood
<Farh> 在 2025-01-09 上传 | 大小：4kb | 下载：0

[VHDL编程] aFifo

说明：This an implementation of an Asynchronous FIFO written in Verilog 2001.-This is an implementation of an Asynchronous FIFO written in Verilog 2001.
<balloo> 在 2025-01-09 上传 | 大小：2kb | 下载：0

[VHDL编程] divide_by_3

说明：This module divides the input clock frequency by 3.
<balloo> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[Windows编程] test_parity

说明：This a parity generator which is written recursively. It is designed to test the ability of Simulation and Synthesis tools to check this capability. -This is a parity generator which is written recursively. It is d
<balloo> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] SurveimeterDigital

说明：survey meter digital using avr8535
<debi> 在 2025-01-09 上传 | 大小：1kb | 下载：0