文件名称:project2

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2018-12-16
  • 文件大小:
  • 4.08mb
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基于FPGA实验板设计一个远程控制系统,接收由计算机发出的数据,和实验板上矩阵键盘输入的数据完成相应的运算之后,结果显示在实验板的数码管上,同时发送回计算机显示。(A remote control system is designed based on the experimental board of FPGA, which receives the data sent by the computer and completes the corresponding calculation with the data input by the matrix keyboard on the experimental board. The results are displayed on the digital tube of the experimental board and sent back to the computer for display at the same time.)
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文件名大小更新时间
project2\aitai\aitai.bsf 7231 2018-09-12
project2\aitai\aitai.qpf 1280 2018-09-09
project2\aitai\aitai.qsf 3853 2018-09-12
project2\aitai\aitai.qws 492 2018-09-13
project2\aitai\aitai.v 2697 2018-09-13
project2\aitai\aitai.v.bak 928 2018-09-09
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project2\aitai\db\aitai.(0).cnf.hdb 4219 2018-09-12
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project2\aitai\db\aitai.lpc.rdb 399 2018-09-12
project2\aitai\db\aitai.lpc.txt 1060 2018-09-12
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project2\aitai\db\aitai.map.logdb 4 2018-09-12
project2\aitai\db\aitai.map.qmsg 9712 2018-09-12
project2\aitai\db\aitai.map.rdb 1308 2018-09-12
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project2\aitai\db\aitai.map_bb.logdb 4 2018-09-12
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project2\aitai\db\aitai.root_partition.map.reg_db.cdb 351 2018-09-12
project2\aitai\db\aitai.routing.rdb 3818 2018-09-10
project2\aitai\db\aitai.rtlv.hdb 13136 2018-09-12
project2\aitai\db\aitai.rtlv_sg.cdb 14802 2018-09-12
project2\aitai\db\aitai.rtlv_sg_swap.cdb 181 2018-09-12
project2\aitai\db\aitai.sgdiff.cdb 14555 2018-09-12
project2\aitai\db\aitai.sgdiff.hdb 13631 2018-09-12
project2\aitai\db\aitai.sld_design_entry.sci 202 2018-09-13
project2\aitai\db\aitai.sld_design_entry_dsc.sci 202 2018-09-12
project2\aitai\db\aitai.smart_action.txt 5 2018-09-12
project2\aitai\db\aitai.sta.qmsg 11233 2018-09-10
project2\aitai\db\aitai.sta.rdb 15959 2018-09-10
project2\aitai\db\aitai.syn_hier_info 0 2018-09-12
project2\aitai\db\aitai.tis_db_list.ddb 177 2018-09-12
project2\aitai\db\aitai.vpr.ammdb 351 2018-09-10
project2\aitai\db\logic_util_heursitic.dat 0 2018-09-12
project2\aitai\db\prev_cmp_aitai.qmsg 9712 2018-09-12
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project2\aitai\incremental_db\compiled_partitions\aitai.root_partition.cmp.ammdb 481 2018-09-10
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project2\aitai\output_files\aitai.asm.rpt 7939 2018-09-10
project2\aitai\output_files\aitai.done 26 2018-09-12
project2\aitai\output_files\aitai.eda.rpt 5584 2018-09-10
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project2\aitai\output_files\aitai.map.rpt 26954 2018-09-12
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project2\aitai\output_files\aitai.pin 27097 2018-09-10
project2\aitai\output_files\aitai.pof 524494 2018-09-10
project2\aitai\output_files\aitai.sof 151376 2018-09-10
project2\aitai\output_files\aitai.sta.rpt 117824 2018-09-10
project2\aitai\output_files\aitai.sta.summary 647 2018-09-10
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project2\aitai\simulation\modelsim\aitai.vo 148306 2018-09-10
project2\aitai\simulation\modelsim\aitai.vt 3135 2018-09-10
project2\aitai\simulation\modelsim\aitai_modelsim.xrf 12031 2018-09-10
project2\aitai\simulation\modelsim\aitai_run_msim_gate_verilog.do 410 2018-09-10
project2\aitai\simulation\modelsim\aitai_run_msim_gate_verilog.do.bak 410 2018-09-10
project2\aitai\simulation\modelsim\aitai_run_msim_gate_verilog.do.bak1 410 2018-09-10
project2\aitai\simulation\modelsim\aitai_run_msim_gate_verilog.do.bak10 410 2018-09-10
project2\aitai\simulation\modelsim\aitai_run_msim_gate_verilog.do.bak2 410 2018-09-10

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