文件名称:32_bit_cpu
- 所属分类:
- 操作系统开发
- 资源属性:
- [Windows] [Visual C] [源码]
- 上传时间:
- 2008-10-13
- 文件大小:
- 792.73kb
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两条5级的并行流水线,乘法器还有一个简单的中断系统(带一个中断管理的‘操作系统’吧),再加上一个编译器。
主要是说明一下CPU的设计方法,还有一些简单的模块例如加法器,乘法器
主要是说明一下CPU的设计方法,还有一些简单的模块例如加法器,乘法器
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压缩包 : 1786931832_bit_cpu.rar 列表 32位CPU设计\源程序\冒泡排序.txt 32位CPU设计\源程序\冒泡排序2.txt 32位CPU设计\源程序\冒泡排序3.txt 32位CPU设计\源程序\冒泡排序_ex.txt 32位CPU设计\源程序\简单操作系统.txt 32位CPU设计\源程序\选择法排序.txt 32位CPU设计\汇编器相关\Bin2Txt.exe 32位CPU设计\汇编器相关\WASM.exe 32位CPU设计\汇编器相关\首先用WASM编译,然后用Bin2Txt转换.txt 32位CPU设计\汇编器相关\WASM\WASM.dsw 32位CPU设计\汇编器相关\WASM\WASM.ncb 32位CPU设计\汇编器相关\WASM\WASM.opt 32位CPU设计\汇编器相关\WASM\WASM\WASM.CPP 32位CPU设计\汇编器相关\WASM\WASM\WASM.dsp 32位CPU设计\汇编器相关\WASM\WASM\WASM.H 32位CPU设计\汇编器相关\WASM\WASM\WASM.plg 32位CPU设计\汇编器相关\WASM\Bin2Txt\Bin2Txt.cpp 32位CPU设计\汇编器相关\WASM\Bin2Txt\Bin2Txt.dsp 32位CPU设计\汇编器相关\WASM\Bin2Txt\Bin2Txt.plg 32位CPU设计\Super\Adder32.v 32位CPU设计\Super\ALU.v 32位CPU设计\Super\CtrlUnit.v 32位CPU设计\Super\FlagReg.v 32位CPU设计\Super\GET_OPER.v 32位CPU设计\Super\IMME_EX.v 32位CPU设计\Super\INS_DECODER.v 32位CPU设计\Super\IRLoader.v 32位CPU设计\Super\J_PATH.v 32位CPU设计\Super\Mul16.v 32位CPU设计\Super\MUXx1.v 32位CPU设计\Super\Ram.v 32位CPU设计\Super\Reg32.v 32位CPU设计\Super\RegGroup32.v 32位CPU设计\Super\Super.v 32位CPU设计\Super\SysIns.v 32位CPU设计\Super\test.txt 32位CPU设计\Super\指令编码.txt 32位CPU设计\Super\汇编代码.txt 32位CPU设计\Super\说明.txt 32位CPU设计\Super\work\_info 32位CPU设计\Super\work\@to@jmp\verilog.asm 32位CPU设计\Super\work\@to@jmp\_primary.dat 32位CPU设计\Super\work\@to@jmp\_primary.vhd 32位CPU设计\Super\work\@sys@ins@ctrl\verilog.asm 32位CPU设计\Super\work\@sys@ins@ctrl\_primary.dat 32位CPU设计\Super\work\@sys@ins@ctrl\_primary.vhd 32位CPU设计\Super\work\@super@c@p@u\verilog.asm 32位CPU设计\Super\work\@super@c@p@u\_primary.dat 32位CPU设计\Super\work\@super@c@p@u\_primary.vhd 32位CPU设计\Super\work\@shift64_32\verilog.asm 32位CPU设计\Super\work\@shift64_32\_primary.dat 32位CPU设计\Super\work\@shift64_32\_primary.vhd 32位CPU设计\Super\work\@shift32\verilog.asm 32位CPU设计\Super\work\@shift32\_primary.dat 32位CPU设计\Super\work\@shift32\_primary.vhd 32位CPU设计\Super\work\@s@y@s_@i@n@s_@d@e@c@o@d@e@r\verilog.asm 32位CPU设计\Super\work\@s@y@s_@i@n@s_@d@e@c@o@d@e@r\_primary.dat 32位CPU设计\Super\work\@s@y@s_@i@n@s_@d@e@c@o@d@e@r\_primary.vhd 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