文件名称:AES
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aes源码verilog带有仿真环境，可用于FPGA实现-aes verilog rtl
(系统自动生成,下载前可以参看下载内容)
下载文件列表
AES\RTL\aes_gf8mi.v
...\...\aes_invmixcolm.v
...\...\aes_key_expand_128.v
...\...\aes_mixcolm.v
...\...\aes_processor.v
...\...\aes_sbox.v
...\sim\bin\check.sh
...\...\...\nccov_scr\nccov.f
...\...\...\.........\nccov.tcl
...\...\...\.........\nccov_rpt.sh
...\...\...\.........\union.cfg
...\...\...\run.sh
...\...\...\run_cntr.sh
...\...\...\sim.sh
...\...\...\vwave
...\...\src\altera_mf.v
...\...\...\C\AES.cpp
...\...\...\.\AES.h
...\...\...\DUT\dut_def.v
...\...\...\...\dut_inc.v
...\...\...\sv_tb\AesIn.sv
...\...\...\.....\aes_io.sv
...\...\...\.....\Driver.sv
...\...\...\.....\Env.sv
...\...\...\.....\Gentor.sv
...\...\...\.....\Log.sv
...\...\...\.....\Receiver.sv
...\...\...\.....\ScoreBoard.sv
...\...\...\.....\TestTop.sv
...\...\testcase\t00_Typical\TestCase.sv
...\svn-commit.tmp
...\.im\bin\nccov_scr
...\...\src\C
...\...\...\DUT
...\...\...\sv_tb
...\...\testcase\t00_Typical
...\...\bin
...\...\src
...\...\testcase
...\RTL
...\sim
AES