文件名称:WISHBONE-Interconnect-Matrix-IP-CORE

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [PDF]
  • 上传时间:
  • 2013-11-20
  • 文件大小:
  • 104kb
  • 下载次数:
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来自opencores.org 开源IP 很好的资料,供大家学习-WISHBONE Interconnect Matrix IP CORE
(系统自动生成,下载前可以参看下载内容)

下载文件列表





WISHBONE Interconnect Matrix IP CORE\wb_conmax\bench\verilog\tests.v

....................................\.........\.....\.......\test_bench_top.v

....................................\.........\.....\.......\wb_mast_model.v

....................................\.........\.....\.......\wb_model_defines.v

....................................\.........\.....\.......\wb_slv_model.v

....................................\.........\doc\conmax.pdf

....................................\.........\...\README.txt

....................................\.........\...\STATUS.txt

....................................\.........\rtl\verilog\wb_conmax_arb.v

....................................\.........\...\.......\wb_conmax_defines.v

....................................\.........\...\.......\wb_conmax_master_if.v

....................................\.........\...\.......\wb_conmax_msel.v

....................................\.........\...\.......\wb_conmax_pri_dec.v

....................................\.........\...\.......\wb_conmax_pri_enc.v

....................................\.........\...\.......\wb_conmax_rf.v

....................................\.........\...\.......\wb_conmax_slave_if.v

....................................\.........\...\.......\wb_conmax_top.v

....................................\.........\sim\rtl_sim\bin\Makefile

....................................\.........\...\.......\run\ncwork\CVS\Entries

....................................\.........\...\.......\...\......\...\Repository

....................................\.........\...\.......\...\......\...\Root

....................................\.........\...\.......\...\waves\CVS\Entries

....................................\.........\...\.......\...\.....\...\Repository

....................................\.........\...\.......\...\.....\...\Root

....................................\.........\...\.......\...\.....\waves.do

....................................\.........\.yn\bin\.read.dc.swp

....................................\.........\...\...\comp.dc

....................................\.........\...\...\design_spec.dc

....................................\.........\...\...\lib_spec.dc

....................................\.........\...\...\read.dc

....................................\.........\.im\rtl_sim\run\ncwork\CVS

....................................\.........\...\.......\...\waves\CVS

....................................\.........\...\.......\...\ncwork

....................................\.........\...\.......\...\waves

....................................\.........\...\.......\bin

....................................\.........\...\.......\run

....................................\.........\bench\verilog

....................................\.........\rtl\verilog

....................................\.........\sim\rtl_sim

....................................\.........\.yn\bin

....................................\.........\bench

....................................\.........\doc

....................................\.........\rtl

....................................\.........\sim

....................................\.........\syn

....................................\wb_conmax

WISHBONE Interconnect Matrix IP CORE

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