文件名称:final-project
介绍说明－－下载内容均来自于网络，请自行研究使用
Verilog 的Branch和Jump指令的实现 添加了MUX和额外的ALU-Verilog Branch and Jump instructions achieve add the MUX and additional ALU
(系统自动生成,下载前可以参看下载内容)
下载文件列表
final project
.............\add32.v
.............\alu.v
.............\alu_ctl.v
.............\bookmarks.do
.............\control_pipeline.v
.............\control_pipeline.v.bak
.............\forward_unit.v
.............\forward_unit.v.bak
.............\hazad_detection_unit.v
.............\hazad_detection_unit.v.bak
.............\hazard_detection_unit.v.bak
.............\mem32.v
.............\mips_pipeline.v
.............\mips_pipeline.v.bak
.............\mux2.v
.............\mux3.v
.............\mux3.v.bak
.............\part1.cr.mti
.............\part1.mpf
.............\partA_testbench.v
.............\partA_testbench.v.bak
.............\partb
.............\.....\bookmarks.do
.............\.....\cache.h
.............\.....\cache.h.bak
.............\.....\cache.v
.............\.....\cache.v.bak
.............\.....\control.h
.............\.....\control.h.bak
.............\.....\control.v
.............\.....\control.v.bak
.............\.....\dbgflags.h
.............\.....\driver1.v
.............\.....\Final3
.............\.....\......\cache.h
.............\.....\......\cache.v
.............\.....\......\control.h
.............\.....\......\control.v
.............\.....\......\dbgflags.h
.............\.....\......\driver1.v
.............\.....\......\hashmem.v
.............\.....\......\large.tex.trace
.............\.....\......\main.v
.............\.....\......\memory.h
.............\.....\......\misc.v
.............\.....\......\ram.v
.............\.....\......\README
.............\.....\......\stdbus.h
.............\.....\......\tex.trc
.............\.....\......\trace.h
.............\.....\hashmem.v
.............\.....\large.tex.trace
.............\.....\main.v
.............\.....\memory.h
.............\.....\misc.v
.............\.....\partb.cr.mti
.............\.....\partb.mpf
.............\.....\ram.v
.............\.....\README
.............\.....\stdbus.h
.............\.....\tex.trc
.............\.....\trace.h
.............\.....\vsim.wlf
.............\.....\work
.............\.....\....\@cache
.............\.....\....\......\verilog.prw
.............\.....\....\......\verilog.psm
.............\.....\....\......\_primary.dat
.............\.....\....\......\_primary.dbs
.............\.....\....\......\_primary.vhd
.............\.....\....\@cache@control
.............\.....\....\..............\verilog.prw
.............\.....\....\..............\verilog.psm
.............\.....\....\..............\_primary.dat
.............\.....\....\..............\_primary.dbs
.............\.....\....\..............\_primary.vhd
.............\.....\....\@clock
.............\.....\....\......\verilog.prw
.............\.....\....\......\verilog.psm
.............\.....\....\......\_primary.dat
.............\.....\....\......\_primary.dbs
.............\.....\....\......\_primary.vhd
.............\.....\....\@comparator
.............\.....\....\...........\verilog.prw
.............\.....\....\...........\verilog.psm
.............\.....\....\...........\_primary.dat
.............\.....\....\...........\_primary.dbs
.............\.....\....\...........\_primary.vhd
.............\.....\....\@data@mux
.............\.....\....\.........\verilog.prw
.............\.....\....\.........\verilog.psm
.............\.....\....\.........\_primary.dat
.............\.....\....\.........\_primary.dbs
.............\.....\....\.........\_primary.vhd
.............\.....\....\@data@ram
.............\.....\....\.........\verilog.prw
.............\.....\....\.........\verilog.psm
.............\.....\....\.........\_primary.dat
.............\.....\....\.........\_primary.dbs