文件名称:add
- 所属分类：
- VHDL编程
- 资源属性：
- [VHDL] [源码]
- 上传时间：
- 2012-11-26
- 文件大小：
- 9kb
- 下载次数：
- 0次
- 提 供 者：
- Ritesh ********
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
SCANNER CORE MODULE FOR VERILOG USERS
(系统自动生成,下载前可以参看下载内容)
下载文件列表
autoread.v
bcdto7segdisplay.v
bcdto7segdisplay_c.v
counter1.v
inp_fsm.v
Keytranslate.v
LFSR4_9.v
LFSR415_4001.v
scanner_core.v
topmodule.v
wrapper.v
bcdto7segdisplay.v
bcdto7segdisplay_c.v
counter1.v
inp_fsm.v
Keytranslate.v
LFSR4_9.v
LFSR415_4001.v
scanner_core.v
topmodule.v
wrapper.v