文件名称:CoreI2C
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基于ACTEL公司Fusion系列芯片开发的嵌入式工程。实现了I2C功能,包括编写的Core。文件包括Libero开发的工程及Keil开发的工程。-Fusion Series ACTEL chip company based development of embedded projects. I2C capabilities realized, including the preparation of the Core. Documents include the development of engineering and Keil Libero development projects.
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下载文件列表
CoreI2C\ACTL_Prj\CortexM1\constraint\CortexM1_top.dtf\core.ddf
.......\........\........\..........\CortexM1_top.pdc
.......\........\........\..reconsole\common\CoreAHB2APB\CoreAHB2APB.cxf
.......\........\........\...........\......\...........\rtl\verilog\o\CoreAHB2APB.v
.......\........\........\...........\......\.......Lite\CoreAHBLite.cxf
.......\........\........\...........\......\...........\coreparameters.v
.......\........\........\...........\......\...........\rtl\verilog\o\CoreAHBLite.v
.......\........\........\...........\......\...........\...\.......\.\Decoder.v
.......\........\........\...........\......\...........\...\.......\.\DefaultSlave.v
.......\........\........\...........\......\...........\...\.......\.\MuxS2M.v
.......\........\........\...........\......\.....PB\CoreAPB.cxf
.......\........\........\...........\......\.......\coreparameters.v
.......\........\........\...........\......\.......\rtl\verilog\o\CoreAPB.v
.......\........\........\...........\......\.......\...\.......\.\MuxP2B.v
.......\........\........\...........\......\....GPIO\bfm\CoreGPIO_scriptlet.bfm
.......\........\........\...........\......\........\CoreGPIO.cxf
.......\........\........\...........\......\........\coreparameters.v
.......\........\........\...........\......\........\rtl\verilog\o\CoreGPIO.v
.......\........\........\...........\......\.OREI2C\COREI2C.cxf
.......\........\........\...........\......\.......\coreparameters.v
.......\........\........\...........\......\.......\mti\lib_vlog_obs\COREI2C_LIB\_info
.......\........\........\...........\......\.......\...\scripts\wavetb_vlog.do
.......\........\........\...........\......\.......\rtl\vlog\core_obfuscated\corei2c.v
.......\........\........\...........\......\.......\...\....\...............\corei2creal.v
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.......\........\........\...........\......\.......\...\....\....\....\testbench.v
.......\........\........\...........\......\.oreInterrupt\bfm\CoreInterrupt_scriptlet.bfm
.......\........\........\...........\......\.............\CoreInterrupt.cxf
.......\........\........\...........\......\.............\coreparameters.v
.......\........\........\...........\......\.............\rtl\verilog\o\CoreInterrupt.v
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.......\........\........\...........\......\...........\CoreMemCtrl.cxf
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.......\........\........\...........\......\...........\rtl\verilog\o\CoreMemCtrl.v
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.......\........\........\...........\......\...........\...\............\...............\...u@a@r@t@o1\verilog.psm
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